边界扫描针对扫描链完整性和测试覆盖率的DFT指南
应用指南
边界扫描针对扫描链完整性和测试覆盖率的 DFT 指南
1. 介绍
让我们从一个简短的前言开始，探讨边界扫描的“why”和“what”，然后深入探讨这篇关于可测试性板设计(DFT)指南的关键。边界扫描也被称为IEEE 1149.1标准。这个标准在1990年由一个叫做联合测试行动组（JTAG）的组织正式确立。这是由于验证IC设计规则和测试印刷电路板组件（PCBAs）越来越复杂。集成电路技术和器件封装的发展导致了芯片的小型化。随着大规模的小型化，对芯片的测试变得有限。 汇聚导致在同一片电路板上有多个芯片（最少的访问点）。所有这些方面都表明：
- i. 在验证IC设计规则方面存在许多挑战
- ii. 测试这些电路板极端的困难
测试这样的PCBA会受到专设测试的攻击。 一组相关的工程师聚集在一起，检查测试复杂的PCBA及其可测试性的问题，并标准化了一种以良好结构的方式测试PCBA的方法，软件可以轻松解决上述挑战。 这种标准化方法即是IEEE 1149.1标准（边界扫描）。在本文档中，DFT将更详细地研究使用边界扫描工具的PCBA设计。
2. 边界扫描原则
IEEE 1149.1描述了通过实现测试访问端口（TAP）可测试的设备，设备的输入和输出辅以位于芯片外围（靠近芯片的输入/输出pad）的内存元素。因此，这些单元被称为“边界扫描”单元，程序称为“边界扫描程序”。这些单元可以相互连接，数据可以转移到这些单元，从而实现芯片的测试。电路板上的多个边界扫描芯片都可以被菊花链连接起来，整个设备链都可以被测试。有了这个，我们就可以在板上的边界扫描设备上驱动和接收数据。这将减少为所有这些芯片提取测试引脚的负担，从而实现灵活的测试策略。
3. 板子DFT指南
基于一些指导原则对边界扫描设备进行菊花链链接，可以使设备在测试期间性能稳定，并增强PCB的测试覆盖率。DFT为可测试性设计（顾名思义）使测试工程师能够实现这一目标。
通用指南
- 菊花链的边界扫描设备是将板边界扫描测试接头的TDI连接到第一个设备，并将该设备的TDO连接到下一个边界扫描设备的TDI。将所有边界扫描设备以这种方式连接，最后一个边界扫描设备的TDO连接到板边界扫描测试接头的TDO。
- 最好将所有边界扫描设备连接在一个菊花链中。
- 建议通过22欧姆串联电阻将TDI边界扫描测试接头连接到第一个设备的TDI。这个电阻可以在接头和边界扫描设备之间直接连接，或者通过缓冲器间接连接。通过缓冲器，电阻可以从接头连接到缓冲器的输入。在类似的方式，最后一个设备的TDO可以直接或间接地透过22欧姆串联电阻连接到接头。
- 在菊花链上的设备，首选有一个能够绕过边界扫描设备选项，电阻器或跳线填充选项用于跨越设备的TDI和TDO，以保持链的完整性。当设备上遇到问题时，可以在调试边界扫描程序时启用此功能。它也适合有一个旁路选项跨越多个边界扫描设备的相同类型。例如，存储器，相同的ASIC等。下面的描述是一个例子。通过多路复用器和开关等逻辑电路也可以达到同样的效果。
- 在设计阶段选择器件时，最好选择符合IEEE 1149.1的器件。边界扫描设备越多，测试覆盖率越高。此外，更高的边界扫描测试覆盖率会使整体测试策略成本效益的实现。
- TCK、TMS和可选TRST信号通过缓冲区直接或间接分布，每个输出节点的首选扇出小于8个。
- 建议在边界扫描接头上拉TDI、TMS和TDO信号，其值在1K - 4.7K欧姆之间。 并建议将TCK和TRST信号向下拉，其值在1K至4.7K欧姆之间。 这样以保持TAP信号到一个已知的状态，并使单板设置为默认功能状态。
- 输入信号的缓冲应该接近边界扫描头，以减少噪声和最大限度地减少TCK和其他信号之间的偏差。
- 对于需要长跟踪TAP信号的设计，应选择驱动强度强的缓冲器。
- 建议在PCB上提供大约2或3个可用于GPIO控制的Compliance Pins和芯片使能引脚。这些引脚可能是边界扫描接头的一部分。
- 将具有相同逻辑电平的设备连接在一起，通过电压转换器与其他设备进行适当的连接。
- 将可编程设备组合在一起为一个部分，并保持它们在链的开始或结束。这将有助于使用一个公共接头进行边界扫描和设备编程。
- 在一些复杂的设计中，某些可编程设备或定制ASIC是纯粹为了电源管理而构建的，最好不要将该设备连接起来，因为它可能会影响测试期间板的稳定性。
- 根据边界扫描器件数目的长度和走线的长度，适当选择TMS、TCK和TRST的分布。请确保每个缓冲区的分配少于8个。
- 将TMS和TCK的路径视为系统时钟信号。
- 在运行边界扫描测试时，确保边界扫描设备的所有Compliance Pins都在适当的逻辑上。对于FPGA，请确保Program信号和INIT信号处于非编程状态。对于Xilinx FPGA，PROG和INIT被保持在高电平。而对于Altera FPGA，它将是CONFIG信号，需要保持高。
- 在测试新设备时，请澄清供应商的Compliance Pins及其状态。对于处于开发阶段的新芯片，规格仍将根据在硅上遇到的问题进行改进。因此，建议与供应商进行交叉检查，检查CompliancePins的内部上拉或下拉。
- 在PCB进入可以与边界扫描接头耦合的边界扫描模式期间，通过GPIO控件来控制 Compliance Pins 是一种良好的设计原则。
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