通往 PCIe 5.0 的快车道

通往 PCIe 5.0 的快车道

将 PCIe 4.0 的吞吐量提高一倍，达到 32 GT/s数据中心运营商需要采用新一代技术来满足 5G 和物联网的响应时间和高带宽要求。随着连接互联网的设备和数据密集型实时应用的数量有望达到数十亿，目前数据中心常见的 100 千兆以太网（GE）速度将会逐渐不堪重负。因此，数据中心运营商需要将其网络从 100GE 迁移到 400GE。联网速度的提升需要有更快的内存和串行总线通信作为支撑。

PCIe 5.0 的三大关键知识点：

• 为数据中心迁移至400GE 铺平道路
• 将 PCIe 4.0 的吞吐量提高一倍，达到32 GT/s
• 引入新的设计和测试挑战

在收发信机升级到 400GE 的同时，数据中心运营商必须升级到新一代高速计算接口。双倍数据速率（DDR）存储器将从 DDR 4.0 升级为 DDR 5.0，高速外围设备互连（PCI Express® 或 PCIe®）扩展总线将从 PCIe 4.0 升级为 PCIe 5.0。PCIe 是数据中心用来进行机架级点对点通信的一种高速、差分、串行标准。数据中心运营商倾向于将计算任务分配给同一机架中的服务器，以避免不必要的流量充斥数据中心网络。PCIe 5.0 标准正在快速发展之中，因为 PCI 特殊利益集团（PCI-SIG®）计划在 2019 年完成 PCIe 5.0 标准。这个小组是负责定义PCIe 规范的标准机构。

PCIe 5.0 将把 PCIe 4.0 的吞吐量提高一倍

每个新一代的 PCIe 标准都比其上一代标准提供更多功能和更快的数据传输速率。PCIe 5.0 将把 PCIe 4.0 的吞吐量提高一倍。PCIe 5.0 的传输速率为每秒 32 千兆次传输（GT/s），而 PCIe 4.0 的传输速率为 16 GT/s。PCIe 5.0 具有 64 千兆字节/秒（GB/s）的单向传输带宽，双向流量的数据吞吐量可达到 128 GB/s 。PCIe 互连技术为开发许多其他基于机架的数据中心技术 — 如存储和图形处理单元（GPU）— 奠定了基础。

做好准备，迎接新技术的到来

尽管 PCI-SIG 计划在 2019 年完成 PCIe 5.0 标准，但新一代硬件通常需要一年左右的时间才能上市。PCIe 5.0 能否得到数据中心的采用，取决于它们是否支持服务器中的标准。尽管如此，芯片和模块制造商已经开始研发 PCIe 5.0 设备。设计人员关注的核心是互操作性和后向兼容性。设计人员需要借助先进的工具来对自身设计的参数和协议方面进行验证，以确保其性能合格且符合标准。数据速率的增加会带来更多信号完整性问题，例如反射和串扰，从而导致信号质量下降和时序问题。时钟周期越短，意味着抖动预算越小，因此减少 PCIe 5.0 设计中的抖动相比前几代标准而言要复杂得多。物理层、数据链路层和传输层都需要进行 PCIe 测试。

PCIe 5.0 带来了新的设计和测试挑战

设计人员必须在设计周期的早期便对 PCIe 设计有深入的了解。在每个开发阶段使用合适的测试解决方案，可以确保设计具有非常高的质量，符合 PCIe 标准，并且与其他厂商的器件能够互操作。PCIe 性能确认测试涉及参考时钟和数据信号的表征。针对卡机电（CEM）规范，PCI-SIG 提供一致性测试基板（CBB）、一致性测试负载板（CLB）和 SigTest 软件，以便进行电气一致性测。PCIe 器件必须成功通过“黄金套件”测试，该测试比 PCI-SIG SigTest 软件的测试范围更广泛，并要求使用 PCISIG 正式认可的测试夹具在 PCI-SIG 研讨会上进行。测试工具提供完整的 PCIe 标准支持，使用这些测试工具的设计人员应在参加研讨会之前确保其 PCIe 器件会通过所有一致性测试。

PCIe 设计和仿真

随着数据速率的提升，高速串行数据链路的设计变得非常复杂。通道拓扑越来越复杂多变，有源元器件有更多参数需要调整。仿真 PCIe 设计可以优化信号完整性和电源完整性，并且能用于分析高速集成电路（IC）封装和印刷电路板（PCB）互连等元器件的电磁（EM）效应。借助设计和仿真工具，设计人员可以在开发第一个原型之前快速有效地评测所有 PCIe 链路的端到端性能，从而避免代价高昂的重新设计。

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